Технические дисциплины - ПППСМ

4. СЕРИЯ VIRTEX-4 ФИРМЫ XILINX

4.1. Общие сведения о микросхемах Virtex-4

Virtex-4 – одна из последних серий FPGA-микросхем фирмы Xilinx (представлена в декабре 2004 года). FPGAs Virtex-4 включают в себя 3 платформы: LX, FX и SX. Virtex-4 являются расширением ставших популярными следующих серий микросхем: Virtex, Virtex-E, Virtex-II, Virtex-II Pro и Virtex-II Pro X. Микросхемы Virtex-4 выполнены по 90-нм технологии.

Основные особенности Virtex-4:

1)    XesiumTM Clock Technology (технология тактирования XesiumTM):

-         Digital Clock Manager (DCM) blocks ();

-         Additional Phase-Matched Clock Dividers (PMCD);

-         Differential Global Clocks.

2)    XtremeDSPTM Slice:

-         18x18, two’s complement, signed Multiplier;

-         Optional pipeline stages;

-         Built-In Accumulator *48-bits) & Adder/Subtracter.

3)    Smart RAM Memory Hierarchy:

-         Distributed RAM;

-         Dual-Port 18-Kbit RAM blocks;

-         High-speed memory interface support: DDR and DDR-2 SDRAM, QDR-II, RLDRAM-II и FCRAM-II.

4)    SelectIO Technology:

-         1.5 to 3.3 V I/O Operation;

-         Built-In ChipSyncTM Source-Syncronous Technology;

-         Digitally-controlled impedance (DCI) active termination;

-         Fine grained I/O banking (Configuration in one bank).

5)    Flexible Logic Resources.

6)    Secure Chip AES Bitstream Encryption.

7)    90-nm copper CMOS process.

8)    1.2V core voltage.

9)    Flip-Chip Packaging.

10)               RocketIOTM 622 Mb/s to 11.1 Gb/s Multi-Gigabit Transceivers (MGT) (FX only):

11)               IBM PowerPC RISC Processor Core (FX only):

-         PowerPC 405 (PPC405) Core;

-         Auxiliary Processor Unit Interface (User Coprocessor).

12)               Multiple Tri-Mode Ethernet MACs (FX only).

Xesium Clock Technology

Virtex-4 имеет в своем составе до 12 цифровых менеджеров частот (DCM), которые обеспечивают:

- отсутствие перекоса фронтов частот;

- увеличение максимальных входных/выходных частот;

- уменьшение шага при сдвиге фаз частот;

- сокращение выходной флуктуации частот.

Технология Xesium также позволяет:

- группировать блоки фазо-подстроенных делителей частоты (PMCD, Phase-Matched Clock Divider);

- использовать структуру разностного тактирования для оптимизации тактирования с низкой флуктуацией и точным циклом режима работы;

- использовать 32 тактовых частотных сигнала.

Flexible Logic Resources

Гибкие логические ресурсы в микросхемахVirtex-4 позволяют:

- повысить скорость вычислений на 40% по сравнению с предыдущими сериями микросхем;

- использовать до 200,000 логических ячеек, включающих: до 178,176 внутренних триггеров с разрешением тактирования (clock enable) (XC4VLX200);

- использовать до 178,176 таблиц преобразования (look-up tables, LUTs);

- использовать логику расширения мультиплексоров и регистров ввода/вывода;

- осуществлять каскадирование сдвиговых регистров произвольной длины.

500 MHz XtremeDSP Slices

Секции с функциями цифровых сигнальных процессоров включают в себя:

- выделенные блоки 18x18 бит умножителя, умножителя-аккумулятора или умножителя-сумматора;

- опционально добавляемые стадии конвейера для повышения производительности;

- опционально 48-битный аккумулятор для операции умножения с накоплением (MACC);

Имеется возможность каскадирования умножителей или аккумуляторов.

Достигнуто увеличение скорости на 100% по сравнению с предыдущими сериями микросхем.

500 MHz Integrated Block Memory

Основные характеристики интегрированной блочной памяти в Virtex-4:

- максимальный объем – до 10 Mb;

- опционально добавляемые стадии конвейера для повышения производительности;

- поддержка многоразрядных FIFO (поддержка флажков Full и Empty, программируемых флажков Almost Full и Almost Empty, поддержка синхронных и асинхронных операций);

- 2-портовая архитектура;

- независимый выбор ширины портов на запись и чтение (RAM only);

- размер блока – 18 Kbit;

- возможность конфигурации памяти в диапазоне от 16K x 1 до 512 x 36 (от 4K x 4 до 512 x 36 – для операций с использованием FIFO);

- возможность побайтной записи (при подсоединении к PPC 405 и др.);

- выделенная каскадная маршрутизация для формирования памяти размером 32K x 1 без использования FPGA-маршрутизации.

SelectIO Technology

Основные характеристики, связанные с вводом/выводом в Virtex-4:

- число пользовательских ножек – до 960;

- широкий диапазон используемых стандартов ввода/вывода – от 1.5 V до 3.3 V;

- сверхвысокое быстродействие ввода/вывода (600 Mb/s HSTL & SSTL – для асимметричных ножек, 1 Gb/s LVDS – для дифференциальных ножек);

- использование дифференциальных оконечников для ножек ввода/вывода;

- поддержка интерфейсов памяти для DDR и DDR-2 SDRAM, QDR-II, RLDRAM-II и FCRAM-II.

Configuration

Основные характеристики конфигурационной последовательности для Virtex-4:

- 256-битное криптование битовой конфигурационной последовательности;

- улучшенные возможности по обнаружению и исправлению ошибок в битовой конфигурационной последовательности;

- поддержка интерфейса JTAG;

- возможность обратного чтения конфигурационной последовательности.

RocketIO Multi-Gigabit Transceiver (MGT) – только в FX

Основные характеристики мультигигабитного передатчика в Virtex-4:

- возможность полнодуплексной последовательной передачи в диапазоне 622 Mb/s ÷ 11.1 Gb/s baud;

- возможность кодирования данных "8 в 10", "64 в 66" и др.;

- использование встроенной схемы формирования и проверки циклического избыточного кода (CRC);

- возможность программируемого предвыравнивания данных для передатчика;

- программируемая длительность времени выравнивания для приемника;

- программируемая цифровая обратная связь для приемника;

- внутрикристально соединенный аналоговый (AC) приемник;

- детектор приема сигнала и индикатор потери сигнала;

- управление спящим режимом передатчика;

- возможность динамической реконфигурации пользователем посредством вторичной конфигурационной шины.

PowerPC 405 RISC Core – только в FX

Основные характеристики процессорного ядра в Virtex-4:

1)    для внедренного ядра PowerPC 405:

- частота тактирования операций – до 450 MHz;

- 5-ступенчатый конвейер;

- Кеш команд – 16 KB;

- Кеш данных – 16 KB;

- Контроллеры расширения накристальной памяти команд и данных;

- дополнительные варианты увеличения частоты между PPC405 и локальной шиной процессора.

2)    для Auxiliary Processor Unit (APU)-интерфейса, предназначенного для прямого соединения PPC405 с сопроцессорами:

- возможность тактирования APU различными частотами;

- поддержка автономных команд – без конвейерных остановок;

- поддержка 32-битных команд и 64-битных данных;

- 4-цикловая линия передачи кеша.

 

Tri-Mode Ethernet Media Access Controller – только в FX

Основные характеристики Ethernet-контроллера в Virtex-4:

- совместимость с IEEE 802.3;

- допустимые скорости – 10, 100 и 1000 Mb/s;

- автоопределение поддержки tri-mode;

- фильтр принимаемых адресов;

- полностью разделены интерфейсы сервера и клиента;

- поддержка больших пакетов;

- гибкий конфигурируемый пользователем интерфейс сервера.

Тактируемые ресурсы

Каждая микросхема Virtex-4 имеет 32 глобальные тактовые линии, которые могут быть использованы для тактирования любых ресурсов кристалла, а также в качестве сигналов управления логикой. Каждая ПЛИС содержит 32 буфера для тактовых сигналов.

Конфигурационно – логический блок. (КЛБ)

4.2.1. Общая структура КЛБ

КЛБ – это наиболее важный ресурс для реализации комбинационных схем.  Каждый КЛБ подключен к переключательной матрице для подсоединения к главной трассировочной матрице (рис. 5.1). КЛБ содержит четыре соединенных между собой секции (Slice). Эти секции объединены в пары. Каждая пара организована как столбец. Секция – М (SliceM) состоит из пары секций в левом столбце, секция – α (Sliсeα) – из пары секций в правом столбце. Каждая пара в столбце имеет независимую цепочку переноса. Однако только секции в Секции – М имеют общую сдвиговую цепочку.

 

 

 

Рис. 4.1

 

В средствах Xilinx введены следующие обозначения для секций: «Х» обозначает номер столбца секции. Номер возрастает в последовательности слава на право. «Y» обозначает номер порции в каждой секции в паре как строки CLB. Номер «Y» считает секции в следующей последовательности : 0,1,0,1 (первой КЛБ);2,3,2,3 (второй КЛБ). Секции X0Y0 и X0Y1 образуют пару-столбец Секцию М, а секции – X1Y0 и X1Y1 образуют пару-столбец Секцию α. Для каждого КЛБ Секция М показывает пару секций, обозначаемых номерами SLICE(0) или SLICE(2), а секция α – пару секций - SLICE(1) или SLICE(3).

Секции содержат два формирователя (генератора) логических функций (look-up table), два запоминающий элемента, мультиплексоры, логику ускоренного переноса и арифметический вентили. Эти элементы используются секциями М и секциями α для реализации логических, арифметических функций, а также функций памяти. Секция – М имеет также две дополнительные: сохранения данных, используя распределенную (distributed) RAM и сдвиг данных как 16 – битные регистры.



 

Добавить комментарий


Защитный код
Обновить